以此来决议怎么挑选用于跨层次鸿沟的网线c;用于核算时序途径的推迟用于set_wire_load_model

　　#把当时规划中实例化引证的单元链接到当时规划即读取link_library指定的库到当时规划

　　#为每一个例化单元起一个独自的姓名(是关于某个模块屡次引证的状况

　　#设置线a;一切层次中一切连线将承继和顶层模块相同的线c;因为顶层电路规划最大所以连线c;线载模型最失望enclosed挑选连线地点的子模块的线载模型,子模块电路规划较顶层要小连线b;segmented不常用用于跨层次鸿沟的连线;

　　#在优化过程中对时钟网络不进行改动和替换原因因为时钟端口的负载很大,DC 会运用 Buffer 来添加其驱动才能。但一般规划者都运用布局布线东西来完结此项工作,所以有必要指示 DC 不要对时钟网络进行修正,能够选中上图中“Don’t touch network”进行设置。

　　#为一切输入端口除掉时钟和复位设置驱动模型然后指定了驱动强度和转化时刻

　　#假如一个线网连接着多个端口则在网表中会呈现assign句子这是一种过错为防止这种过错要消除多端口连线c;能够经过刺进buffer来消除详细见《专用集成电路规划实用教程》p146